ADC的新化身是是采样速率达到GHz的RFADC

六年来中10mhz二阶带通滤波器，数据转换器一直充当着真实模拟世界和数字世界之间的桥梁。 从占用多个机架空间并消耗大量功率的分立器件（例如帧速率为 500W 的 11 位真空管 ADC），数据转换器已经发展成为高度集成的单芯片 IC。 自第一个商业数据转换器问世以来，对更快数据速度的永不满足的需求推动了数据转换器的发展。 ADC 的新化身是具有 GHz 采样速度的 RF 采样 ADC。

最初的 ADC 设计使用了很少的数字电路，主要用于纠错和数字驱动器。 新一代GSPS（每秒千兆采样）转换器（也称为RF采样ADC）采用尖端的65nm CMOS技术实现，可以集成许多数字处理功能以提高ADC的性能。 通过这种方式，数据转换器已经从 20 世纪 90 年代中期和 2000 年代初期的大 A（模拟）小 D（数字）ADC 发展到今天的小 A 大 D ADC。

这并不意味着模拟电路及其性能下降，而是数字电路的数量已大幅减少以补充模拟性能。 这种降低的特性使 ADC 能够在 ADC 芯片中快速执行大量数字处理，从而从 FPGA 卸载一些数字处理负载。 这为系统设计者开辟了许多其他可能性。 现在，有了这种先进的新型 ，系统设计人员只需为各种平台设计一个硬件，然后在软件中高效地重新配置该硬件以适应新的应用。

增强型高速数字处理

不断缩小的 CMOS 工艺规范和先进的设计架构相结合意味着 ADC 最终可以从数字处理中获益以提高性能。 这一突破出现在 1990 年代初，ADC 设计师从那以后就没有回头。 随着硅工艺的改进（从0.5μm、0.35μm、0.18μm到65nm），转换率也得到了提升。 此外，缩小几何尺寸会导致晶体管更小，即使它们速度更快（因此带宽更高），但个别特性（例如 Gm（跨导））在模拟设计性能方面似乎略差。 有一次，这是通过删除更多校准逻辑来补偿的。 不过当时硅还是很贵的，导致ADC内部的数字电路数量相对较少。 图 1 显示了示例的功能框图。

图 1. 早期的单片 ADC 几乎没有数字纠错逻辑

随着硅技术发展到深亚微米规格（如 65nm），数据转换器不仅可以运行更快的内核（1GSPS 或更高），而且还具有规模经济，可以减少大量数字处理。 这是经过深思熟虑后发现的突破口。 通常，数字信号处理根据系统性能和成本要求由 ASIC 或 FPGA 来处理。 ASIC 是需要大量资金开发的专用电路。 为此，设计人员通常全年运行 ASIC 设计，以最大限度地提高 ASIC 开发的投资回报率。 FPGA 比 ASIC 更实惠，并且不需要庞大的开发预算。 然而，由于 FPGA 寻求支持所有应用，它们的信号处理能力受到速度和功率效率的限制。 这是可以理解的，因为 ASIC 缺乏灵活性和重新配置能力。 图 2 显示了具有可配置数字处理块的射频采样 ADC（也称为 ）的功能框图。

图 2. 具有集成数字处理模块的

新一代 将彻底改变无线电设计，其中一些将在下面讨论，因为它为设计提供了极大的灵活性。

高速数字处理

较旧的无线电使用模拟滤波器和级联数字下变频器 (DDC) 的混合体将信号下变频到基带以进行处理，这涉及大量硬件（模拟滤波）和电源（在模拟域和 ASIC/FPGA 中） DDC领域）。 新一代射频采样 ADC 的出现使 DDC 能够在混合定制数字逻辑的 ADC 内部高速运行，这意味着更高效的处理。

通过提供 I/O 灵活性

除了GSPS采样能力，新一代射频采样ADC摒弃了过时的LVDS输出，转而采用高速串行接口。 新的 JEDEC 规范允许数字输出数据通过 CML（电压模式逻辑）以每通道高达 12.5Gbps 的高通道速度传输，从而提供高水平的 I/O 灵活性。 例如，ADC 可以在全带宽模式下运行并在多个通道上传输数字数据，或者使用可用的 DDC 之一并在一个通道上传输抽取/处理后的数据，只要输出通道速度高于每通道 12.5 Gbps 就足够了。

可扩展的硬件设计

在硬件设计方面，DDC的使用提供了更大的灵活性。 系统设计人员现在可以冻结 ADC 和 FPGA 的硬件设计，然后只需稍作改动即可重新配置系统以适应不同的带宽，只要 ADC 支持即可。 例如，可以将无线电设计为全带宽 ADC（RF 采样 ADC）或具有提供的 DDC 的 IF 采样 ADC（中频 ADC）。 唯一的系统变化是在 RF 端，IFADC 可能只需要很少的滤波。 大多数更改将在软件中进行，配置 ADC 以支持新带宽。 但是，ADC+FPGA 的硬件设计可以基本保持不变。 这导致可以应用于许多平台的基准硬件设计，软件要求是唯一的变量。

更多其他功能

深亚微米CMOS工艺带来的高集成度开启了ADC的新时代——越来越多的功能被外置到ADC中。 其中包括支持高效 AGC（手动增益控制）的快速检查 CMOS 输出，以及峰值滤波器等信号监控。 所有这些特性都有助于系统设计、减少外部元件并缩短设计时间。

通信接收机设计变得越来越灵活

ADC 的一个特别常见的用例是通信接收器系统设计。 图 3 显示了早期无线电接收器的功能框图。

图 3. 蜂窝无线电的宽带数字接收器

GSM 无线电接收器的典型尺寸要求 ADC 的噪声频谱密度 (NSD) 至少为 /Hz 或更高。 众所周知，NSD与ADC的SNR有如下关系：

NSD=SNR+(fs÷2)

其中：SNR的单位是dBFS

fs=ADC采样速度

传统的软件无线电设计

高达 50MHz 的频带同步采样和转换在宽带无线电应用中并不少见。 要正确数字化 50MHz 频带，ADC 将需要至少 5 倍的采样带宽，即至少约 。 将此值代入上述等式，ADC 满足 –/HzNSD 要求所需的 SNR 约为 。

图 4 显示了用于使用 ADC 对 50MHz 频带进行有效采样的频率规划。 该图还显示了二次和三次波纹带的位置。

图 4. 具有 ADC 的 50MHz 宽带无线电的频率规划

ADC 采样频率将落在 ADC 的第一个奈奎斯特 (DC–) 频带内。 这些现象称为混叠，因此该频率包括感兴趣频带中的二阶和三阶纹波，折回或混叠到第一奈奎斯特频带中，如图 5 所示并在下面进行解释：

图 5. 显示具有第二和第三纹波的第一奈奎斯特区中的可用频带

除了 NSD 尺寸外，GSM、LTE 和 LTE-A 等蜂窝通信标准对 SFDR（无杂散动态范围）还有其他严格要求。 这给后端设计带来了很大的压力； 当对感兴趣频带中的信号进行采样时，后端必须衰减干扰信号。

请注意，SFDR 大小，即抗混频器要求，对于传统的无线电后端设计来说很难实现。 满足 SFDR 要求的最佳抗混频器 (AAF) 解决方案是使用带通混频器。 通常，此类带通混频器是五阶或更高阶的。 满足此应用的 SNR（或 NSD）和 SFDR 要求的合适 ADC 是 16 位 模数转换器，使用类似于图 6 所示的蜂窝无线电应用后端设计。

图 6. 包括放大器、抗混叠混频器和 ADC 的后端设计

满足SFDR要求的AAF频率响应如图7所示。该系统的实现并非不可能，但存在许多设计困境。 带通混频器涉及大量元件，是最难实现的混频器之一。 组件选择非常重要，任何不匹配都会导致 ADC 输出中出现不需要的杂散 (SFDR)。 除了相当复杂之外，任何阻抗失配都会影响混频器的增益平坦度。 需要大量的设计工作来优化该混频器设计以满足带通平坦度和阻带抑制要求。

图 7. 图 6 所示后端的带通响应

事实上，这些无线电设计的后端实现很复杂，但它确实有效，如图 8 中的 SNR/SFDR 性能与频率曲线所示。

图 8. 图 6 所示的 16 位 ADC 设计的 SNR/SFDR 与频率的关系

时的 FFT 如图 9 所示。但是，系统实现很复杂，原因如下：

1.搅拌机设计。

2. FPGA必须提供专用的I/O端口来采集LVDS数据（16对），这使得PCB设计变得复杂。

3、FPGA还需要预留一些处理能力用于数字信号处理。

图 9. 图 6 所示的 16 位 ADC 设计在 时的 FFT

射频采样 ADC 简化并加速设计

射频采样ADC方法采用过采样技术，然后对数据进行抽取以提高动态范围。 深亚微米 CMOS 技术提供的速度优势与高数字集成能力相结合，开创了 RF 采样 ADC 的新时代，它现在可以执行超越简单模数转换的重要处理。 这个ADC有更多的数字电路来支持高速信号处理。

对于系统设计人员而言，这意味着简单的实施和以前属于 ASIC/FPGA 领域的额外灵活性。 里面的无线电设计示例也可以用射频采样 ADC 来实现。 （14 位、1GSPS、双通道 ADC）是一种具有附加数字处理能力的新型射频采样 ADC。 该 ADC 在全速率 (1GSPS) 下的 NSD 约为现在无需害怕 SNR，因为您稍后就会知道。 感兴趣的频带与之前相同，但射频采样 ADC 的奈奎斯特区的频率规划要简单得多，如图 10 所示。这是因为 ADC 的采样频率 (1GHz) 是 ADC 的采样频率的四倍上面的例子（）。

图 10. 具有 1GSPS ADC 的 50MHz 宽带无线电的频率规划

从频率规划可以看出，实现起来要比图4简单得多。 AAF 要求也有所增加中10mhz二阶带通滤波器，如图 11 所示。这些技术背后的想法是使用简单的模拟后端设计，并将数字处理块留在 RF 采样 ADC 中以执行繁重的信号处理。

图11.1 的AAF移植

过采样的目的是将频率规划扩展到整个奈奎斯特区，该区域是 奈奎斯特区的四倍。 这大大降低了混频要求，一个简单的三阶低通混频器就足以代替 ADC 解决方案中使用的带通混频器。 图 12 显示了使用 RF 采样 ADC 的简化 AAF 实现。

图 12. 包括放大器、抗混叠混频器和 1GSPS ADC 的后端设计

图 13 显示了低通混频器响应性能。 还显示了带通混频器以供比较。 低通混频器具有更好的带通平坦度，但在组件失配方面更易于管理。 它的阻抗匹配也更容易实现。 据悉，由于元器件数量较少，系统成本也较低。 简化的后端设计减少了设计时间。

由于现代射频采样 ADC 集成了如此多的数字处理，因此数字处理可以在 ADC 内部高速完成。 如上所述，这可以实现节能和 I/O 高效的设计。 如今，系统设计人员可以使用他们的 FPGA 未使用的收发器来提供来自其他已经处理过数据（模数转换、滤波和抽取）的射频采样 ADC 的数据。 这样可以有效利用 FPGA 资源，同时增加无线电设计的通道数。

图 13. 和 的 AAF 比较

借助 DDC，ADC 可用作调谐到设计所需的任何 IF 的数字滤波器。 本例同样采用上述频率规划。 ADC 性能使用 ¼ 抽取选项和实数滤波进行演示，如图 14 所示。

图 14. RF 采样速度为 1GSPS，DDC 设置为 1/4 抽取

在正常或全带宽模式下，SNR 约为 至 。 当 DDC 工作且抽取率为 ¼ 时，可以获得 6dB 的额外处理增益 [3]。 这可确保动态范围性能保持不变。 由于 RF 采样 ADC 以原始采样率的 4 倍进行采样，因此纹波将扩大（如图 10 所示）。 RF 采样 ADC 中的 DDC 确保抽取混频器以数字方式衰减干扰信号。 但是，当 DDC 允许它通过时，落在感兴趣频带内的纹波（高阶或其他）仍会出现。 它可能是由放大器伪影或低通混频器衰减不足引起的。 低通混频器可以根据系统要求重新设计以满足其他杂散性能要求。

图 15 显示了 1GSPS ADC 的 SNR/SFDR 与输入频率之间的关系。 数据清楚地表明，使用 DDC 会导致 SNR 提高 6dB（由于处理增益）和 SFDR 的改善。 在全带宽模式下运行时，SFDR 通常受到二次或三次纹波的限制，而在 DDC 模式（¼ 抽取）下，限制因素最严重的是其他纹波。

图 15. 图 12 所示 14 位 1GSPS ADC 设计的 SNR/SFDR 与频率的关系

抽取输出的 FFT 如图 16 所示。使用 DDC 时，必须采取措施确保正确处理感兴趣的频带。 在这个例子中，NCO 被调谐到 ，因此感兴趣的频带落在抽取的奈奎斯特区的中心。 DDC 可以轻松去除频谱中不需要的频率。 因此，FPGA 的处理开销较低。

图 16. 具有 1/4 抽取的 1GSPS ADC 的 FFT； NCO 调谐至

为了进行比较，图 17 显示了正常（全带宽）操作模式下的 FFT。

图 17. 全带宽模式下 1GSPS ADC 的 FFT

从该图中可以看出，DDC不仅可以改善带内噪声性能，还可以提供干净的频谱而不会产生干扰纹波。 由于 DDC 混合并抽取数据（至 ），它提高了输出通道速度，从而为串行接口提供了更灵活的选项。 系统设计人员可以在高通道速度（更昂贵）、低 I/O 数量的 FPGA 或低通道速度（更便宜）、高 I/O 数量的 FPGA 之间进行选择。

推理

RF 采样 ADC 为系统设计提供了独特的优势，这在几年前是难以实现的。 业界期望加快基础设施的设计和实施，以应对更高的带宽需求。 设计时间和预算不断缩减，对可扩展、可重新配置、更多软件驱动的架构的需求催生了新的设计范例。 对更高带宽的需求伴随着对更高容量的需求。 这给FPGA AI/O带来了更大的压力，射频采样ADC可以借助内部DDC来解决。

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